Cadence Design Systems, Inc. und TSMC haben ihre langjährige Zusammenarbeit ausgeweitet und ein breites Spektrum an innovativen technologischen Fortschritten zur Beschleunigung des Designs angekündigt, darunter Entwicklungen, die von 3D-IC und fortschrittlichen Prozessknoten bis hin zu Design-IP und Photonik reichen. Diese Zusammenarbeit bringt das System- und Halbleiterdesign für KI-, Automobil-, Luft- und Raumfahrt-, Hyperscale- und mobile Anwendungen erheblich voran und hat zu den folgenden jüngsten technologischen Errungenschaften geführt: Cadence arbeitet mit TSMC zusammen, um die Integrity? 3D-IC-Plattform mit neuen Merkmalen und Funktionen auszustatten: Die Cadence Integrity 3D-IC-Plattform, die umfassende Lösung der Branche, die für alle aktuellen TSMC 3DFabric?-Angebote zertifiziert ist, unterstützt jetzt eine hierarchische 3Dblox-Spezifikation, die entwickelt wurde, um mehrere Chiplets in Hierarchien für Wiederverwendung und modulares Design zu integrieren. Sie enthält außerdem neue Funktionen, die die Chiplet-Montage und das Design erleichtern, sowie einen automatisierten Alignment-Marker-Insertion-Flow, der das Design und die Montage von gestapelten Chiplets auf verschiedenen Interposern und Gehäusen beschleunigt. Die digitalen Lösungen von Cadence sind für den TSMC N2 Design Flow zertifiziert, darunter Innovus? Implementation System, Quantus? Extraction Solution, Quantus Field Solver, Tempus? Timing Signoff und ECO Lösung, Pegasus? Verification System, Liberate? Charakterisierung und die Voltus? IC Power Integrity Lösung. Die Genus? Synthesis Solution ist ebenfalls für die N2-Technologie geeignet. Cadence und TSMC arbeiten gemeinsam an KI-gesteuerten Cadence-Lösungen, um einen KI-unterstützten Design-Flow für Produktivität und Optimierung der PPA-Ergebnisse zu ermöglichen.
Der Cadence Custom/Analog Design Flow ist vollständig für das neueste N2 Process Design Kit (PDK) von TSMC zertifiziert: Zu den Custom Tools von Cadence, die für die TSMC N2 PDKs optimiert sind, gehören der Virtuoso® Schematic Editor für die Design-Erfassung und die Virtuoso ADE Suite für die Analyse, die beide Teil von Virtuoso Studio sind, sowie der integrierte Spectre® Simulator. Alle wurden für die Verwaltung von Eckensimulationen, statistischen Analysen, Designzentrierung und Schaltungsoptimierung verbessert, die jetzt bei fortgeschrittenen Knoten üblich sind. Virtuoso Studio wurde außerdem erweitert, um die Front-to-Back-Prozessmigration vom Schaltplan-Mapping über optimierte Design-Spezifikationen bis hin zur Platzierungs- und Routing-Automatisierung des vollständigen Layouts zu unterstützen. Die Plattformen Virtuoso Studio und Spectre Simulation, einschließlich Spectre X, Spectre XPS und der Spectre RF Option, haben die neuesten TSMC N2 Zertifizierungen erhalten. Cadence und TSMC haben eng zusammengearbeitet, um einen Virtuoso Studio N16 zu N6 RF Migrations-Referenzfluss zu veröffentlichen, der die Durchlaufzeit erheblich reduziert: Purposed-based Instance Mapping sorgt für eine schnelle Neuausrichtung der Schaltpläne, während EMX® Planar 3D Solver die Induktorsynthese und EM-Extraktion für Netze und Komponenten während der Designphase ermöglicht. Die Virtuoso ADE Suite bietet eine Design-Optimierung mit den RF-Analysefunktionen von Spectre Simulation, und die Virtuoso Studio Layout-Tools beschleunigen die Wiederverwendung und Neuimplementierung von RF-Layouts unter Beibehaltung der Designabsicht. Cadence kündigt die Verfügbarkeit eines umfassenden Portfolios von IP-Cores für den N3-Prozess von TSMC an, darunter: Cadence?s IP für UCIe? auf TSMC N3 ist sowohl in fortgeschrittenen als auch in Standard-Gehäuseoptionen erhältlich. Cadence bietet auch IP für UCIe auf mehreren Prozessen und Konfigurationen an, um seinen Kunden eine umfassende Lösung für die Die-to-Die (D2D) Verbindung zu ermöglichen. Das IP-Portfolio für Speicherschnittstellen von Cadence (DDR5, LPDDR5 und GDDR6) ist siliziumerprobt und verfügt über klassenbeste Systemmargen und eine PPA-optimierte Architektur, die bereit ist, die nächste Generation von Unternehmens-, High-Performance-Computing- und KI-Anwendungen zu ermöglichen. Cadence?s IP für PCIe® 5.0/CXL2.0 und PCIe 6.0/CXL3.0 auf TSMC N3 wurde entwickelt, um den Link-Durchsatz und die Auslastung bei niedriger Latenz zu gewährleisten und den Kunden ein hervorragendes SoC-Design zu bieten. Der Cadence EMX 3D Planar Solver hat die Zertifizierung für die N5-Prozesstechnologie von TSMC erhalten: Diese Zertifizierung ermöglicht es gemeinsamen Kunden, den EMX Solver nahtlos in ihren Advanced-Node-IC-Design-Flow zu integrieren, was eine hochpräzise EM-Analyse ermöglicht, die die Herausforderungen von EM-Crosstalk und Parasitics überwinden kann. Darüber hinaus ist die Zertifizierung für die N2- und N3-Prozesstechnologie in vollem Gange. Cadence stellt einen neuen Silizium-Photonik-Flow zur Unterstützung der Compact Universal Photonic Engine (COUPE) Technologie von TSMC vor: Cadence und TSMC arbeiten gemeinsam an der Entwicklung eines Design-Flows für den COUPE 3D-Photonik-Prozess, der die Cadence Integrity 3D-IC-Plattform nutzt. Die COUPE-Technologie von TSMC ermöglicht die heterogene Integration von photonischen ICs mit elektrischen ICs bei gleichzeitiger Minimierung der Kopplungsverluste. Der von Cadence entwickelte Design Flow wird die COUPE-Technologie von TSMC unterstützen und umfasst den Cadence Spectre X Simulator, Virtuoso Studio, EMX 3D Planar Solver und das Pegasus Verification System. Damit können die gemeinsamen Kunden die anspruchsvollsten Systemanforderungen erfüllen und den Weg für High-Performance-Computing-Anwendungen ebnen.